以下是一些常见的过程赋值的例子：
1. 时序逻辑过程赋值：
module SequentialLogicExample(
input wire clk,
input wire reset,
input wire data,
output reg q
);
// 时序逻辑过程
always_ff @(posedge clk or posedge reset) begin
if (reset)
q <= 1'b0; // 在 reset 信号上升沿时将 q 赋值为 0
else
q <= data; // 在时钟上升沿时将 q 赋值为 data 的值
end
endmodule
在这个例子中，always_ff 块描述了时序逻辑，q 的值在每个时钟上升沿时更新。
2. 组合逻辑过程赋值：
module CombinationalLogicExample(
input wire a,
input wire b,
output wire result
);
// 组合逻辑过程
always_comb begin
result = a & b; // 在任何 a 或 b 发生变化时，更新 result 的值
end
endmodule
在这个例子中，always_comb 块描述了组合逻辑，result 的值根据 a 和 b 的当前值立即更新。
总的来说，过程赋值是在 always 块内部进行的，通过在块内部使用不同的敏感列表（@ 符号后的括号内的条件）来定义在何种事件下执行赋值。在时序逻辑中，通常使用 always_ff 块，而在组合逻辑中，可以使用 always_comb 或 always @* 块。
转载请注明出处：http://www.zyzy.cn/article/detail/15095/Verilog